个人简历

招生专业
081201-计算机系统结构
招生方向
大规模集成电路设计，高速低功耗芯片设计
教育背景
2005-09--2010-06 中国科学院电子学研究所 博士
2001-09--2005-07 中国科学技术大学 本科
工作简历
2017-06~现在, 中国科学院计算技术研究所, 副研究员
2016-07~2017-05,中国科学院电子学研究所, 副研究员
2010-07~2016-07,中国科学院电子学研究所, 助理研究员
教授课程
“类脑芯片技术及应用”科学前沿讲座
奖励信息
（1） 中科院电子所青年人才创新基金, 其他, 2015
专利成果
（ 1 ） 具有逻辑运算和数据存储功能的可编程功能产生单元, 发明, 2016, 第 2 作者, 专利号: ZL201310155817
（ 2 ） 可编程信号处理单元, 发明, 2016, 第 2 作者, 专利号: ZL201310432190
（ 3 ） 一种用于减少FPGA配置存储器位数的译码电路, 发明, 2016, 第 2 作者, 专利号: ZL201310087074

科研项目
（ 1 ） 三百万门FPGA研制, 参与, 部委级, 2015-01--2017-12
（ 2 ） 基于TSV互连的三维FPGA架构及关键技术研究, 参与, 国家级, 2013-01--2016-12
（ 3 ） 基于40nm工艺的3D FPGA研制, 主持, 国家级, 2016-10--2017-05
（ 4 ） 新型XXXX计算机体系结构, 参与, 国家级, 2017-10--2020-09
参与会议
（1）A semi-supervised modeling approach for performance characterization of FPGA architectures 2014-09-03

研究领域

"高性能芯片设计技术
大规模集成电路设计
FPGA优化结构研究"

近期论文

（1） Efficiently Exploring FPGA Design Space Based on Semi-Supervised Learning, Chinese Journal of Electronics, 2016, 第 3 作者
（2） 一种基于与非锥簇架构FPGA输入交叉互连设计优化方法, 电子与信息学报, 2016, 第 2 作者
（3） 一种基于半监督AdaBoost模型树的FPGA性能表征方法, 太赫兹科学与电子信息学报, 2016, 第 2 作者
（4） A convenient method of digital PI-CDR lock-detection for phase noise elimination and enhanced jitter tolerance, Electronics Letters, 2016, 第 4 作者
（5） Harmonic-free and low cost delay-locked loop with a 20%~80% input duty cycle, Electronics Letters, 2016, 第 3 作者
（6） 一种用于加速FPGA 设计空间探索的电路特性驱动半监督建模方法, 电子与信息学报, 2015, 第 2 作者
（7） A Semi-Supervised Modeling Approach for Performance Characterization of FPGA Architectures, International Conference on Field Programmable logic and applications, 2014, 第 3 作者
（8） A Multiphase DLL With a Novel Fast-Locking Fine-Code Time-to-Digital Converter, IEEE Transactions on Very Large Scale Integration systems, 2014, 第 4 作者