个人简介
个人简历 闫爱斌，男，山东德州人。2008年先后赴日本川崎、東京六本木实习，2009年获得中国科学技术大学工程硕士学位。2009年7月至2012年9月，先后在上海思华科技、科大国创软件公司担任软件研发工程师、项目组长等职务，软件开发与项目管理经验丰富。2015年获得合肥工业大学工学博士学位。 学术成果 目前已发表学术论文24篇，其中SCI/EI期刊12篇、EI会议3篇，已申请国家发明专利10项，获得中国软件著作权1项，作为项目负责人主持国家自然科学基金项目1项，作为项目骨干成员参与国家自然科学基金项目、安徽省高校省级自然科学研究重大项目计5项，现为IEEE Transactions on Device and Materials Reliability、Microelectronics Reliability等国际SCI期刊审稿人。近三年申请/授权的国家发明专利列表（第一发明人）[P1] 闫爱斌, 崔杰, 易茂祥, 等. 高性能低开销的双节点翻转在线自恢复锁存器[P]. 申请号: 201710022408.2[P2] 闫爱斌, 王华彬, 黄正峰, 等. 高性能低开销的单粒子翻转在线自恢复锁存器[P]. 申请号: 201611217325.0 在研项目 [1] 国家自然科学基金青年科学基金项目, “纳米集成电路软错误率评估关键技术研究(No.61604001)”, 2017.1-2019.12, 项目负责人, 主持, 在研. [2] 国家自然科学基金面上项目, “星载系统芯片(SoC)的抗辐射加固设计研究(No.61574052)”, 2016.1-2019.12, 参与, 在研. [3] 国家自然科学基金面上项目, “纳米CMOS集成电路抗老化性设计(No.61371025)”, 2014.1-2017.12, 参与, 在研.
研究领域
1. 计算电路软错误率的软件开发（C++编程）2. 高可靠的微型电路仿真与设计（EDA编程） 3.面向数字电路的嵌入式软件开发（Verilog编程）
近期论文
[J1] Aibin Yan, Zhengfeng Huang, Maoxiang Yi, et al. Double-node-upset-resilient latch design for nanoscale CMOS technology[J]. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, (SCI, CCF B), 2017.https://doi.org/10.1109/TVLSI.2017.2655079[J2] Aibin Yan, Zhengfeng Huang, Xiangsheng Fang, et al. Single event double-upset fully immune and transient pulse filterable latch design for nanoscale CMOS[J]. Microelectronics Journal (SCI), vol. 61, pp. 43-50, 2017.[J3] Aibin Yan, Huaguo Liang, Yingchun Lu, et al. A transient pulse dually filterable and online self-recoverable latch[J]. IEICE Electronics Express (SCI), vol. 14, no. 2, pp. 1-6, 2017.[J4] Aibin Yan, Huaguo Liang, Zhengfeng Huang, et al. An SEU resilient, SET filterable and cost effective latch in presence of PVT variations[J]. Microelectronics Reliability (SCI), vol. 63, no. 1, pp. 239-250, 2016.[J5] Aibin Yan, Huaguo Liang, Zhengfeng Huang, et al. High-performance, low-cost, and highly reliable radiation hardened latch design[J]. Electronics Letters (SCI), vol. 52, no. 2, pp. 139-140, 2016.[J6] Aibin Yan, Huaguo Liang, Zhengfeng Huang, et al. PIPBQ Effect Aware SER Analysis for Combinational Logic Circuits[J]. Journal of Electronic Science & Technology, vol. 14, no. 1, pp. 60-67, 2016.[J7] 闫爱斌, 梁华国, 黄正峰, 等. 考虑多时钟周期瞬态脉冲叠加的锁存窗屏蔽模型[J]. 电子学报 (EI), 2016, 44(12):3011-3019.[J8] Aibin Yan, Huaguo Liang, Zhengfeng Huang, et al. A self-recoverable, frequency-aware and cost-effective robust latch design for nanoscale CMOS technology[J]. IEICE Transactions on Electronics (SCI), vol. E98-C, no. 12, pp. 1171-1178, 2015.[J9] 闫爱斌, 梁华国, 黄正峰, 等. 考虑NBTI效应的组合电路软错误率计算方法[J]. 计算机辅助设计与图形学报(EI), 2015, 27(8):1562-1569.[C1] Aibin Yan, Zhengfeng Huang, Maoxiang Yi, et al. HLDTL: High-performance, low-cost, and double node upset tolerant latch design[C]. IEEE VLSI Test Symposium (EI, CCF C), 美国拉斯维加斯, 2017/4/9-2017/4/12.[C2] Aibin Yan, Zhengfeng Huang, Xiangsheng Fang, et al. Novel low cost and double node upset tolerant latch design for nanoscale CMOS technology[C]. IEEE Asian Test Symposium (EI, CCF C), 日本广岛, 2016/11/21-2016/11/24.[C3] Aibin Yan, Xuejun Li, Zhao lv, et al. High performance, low cost, and double node upset tolerant latch design[C]. IEEE International Conference on Dependable Systems and Networks (CCF B), 法国图卢兹, 2016/6/28-2016/7/1.
